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ARMテクニカルトレーニング

ARMトレーニング

オープンコース

ARM Cortex-M3/M4/M0 ソフトウェアトレーニング1日コース
日程:2016年12月13日 東京開催
時間:東京開催 9:00〜18:00

その他の開催日程は、開催日程表をご覧下さい。

コースの概要 本コースは、ARM Cortex-M3/M4/M0 コアをベースにしたプラットフォームでソフトウェアを開発するエンジニアのために作成されています。
ARMv7-M、v6-Mのアーキテクチャ、例外、メモリシステムに関する知識を講義で習得します。Cortex-M3/M4、Cortrex-M0の違いも習得できます。
受講対象者 ・Cortex-M3/M4/M0 を使用したシステムのソフトウェア開発を行う予定のある
 ソフトウェアエンジニア
・マイコンに関する一般的な知識
・既存のARMプロセッサの知識は問いませんが、あれば役に立ちます。
会場 東京会場(横河ディジタルコンピュータ株式会社 会議室)
東京都渋谷区代々木4-30-3 新宿MIDWESTビル6F
  ・JR線「新宿駅」南口より徒歩16分
  ・京王新線「初台駅」より徒歩6分
  ・小田急線「参宮橋駅」より徒歩10分
  ・大江戸線「都庁前駅」より徒歩14分
※アクセスはこちらをご覧下さい
お申し込み方法 「ARM テクニカル・トレーニングコースのお申込について」
受付終了: コース開催の1週間前まで
定員:   16名
受講料: 47,600円(税抜き) ※昼食つき
お問い合わせ先 ARMトレーニングセンタ
TEL : 03-6756-9405
E-mail : arm_training@dts-insight.co.jp
コース内容 1 ARMプログラマモデル
  • イントロダクション
  • ARMv7-Mプロファイル概要/データタイプ/コアレジスタ/モード、特権、スタック/例外/命令セット概念
2 ARM Cortex-M3/M4 コア
  • 2.1 はじめに
  • ARM Cortex-M3 ブロックダイアグラム
  • 2.2 プログラマーズモデル
  • レジスタセット/浮動小数点レジスタ/特殊用途レジスタ/APSR/IPSR/EPSR/xPSR
  • 2.3 パイプライン
  • パイプライン/フェッチステージ/最適化されたパイプライン/分岐の用語/分岐命令のパイプラインの例/フラッシュ/直接分岐先のプリフェッチ/フォールディング/LDR のパイプラインの例/ライトバッファ/STR のパイプラインの例/STR-STR のパイプラインの例/
  • 2.4 メモリマップ
  • Cortex-M3 メモリマップ
  • 2.5 ビットバンディング
  • Cortex-M3 ビットバンディング
  • 2.6 システムタイマ
  • SysTickタイマ
  • 2.7 アライメントとエンディアン
  • 整列なデータと非整列なデータ/非整列アクセス/エンディアンの設定/エンディアンの設定の影響
  • 2.8 システム制御ブロック
  • 設定、制御、割り込み、例外、デバッグ関連レジスタ
3 Cortex-M3/M4メモリシステム
  • 3.1 メモリタイプ
  • メモリタイプと特性/ライトバッファ/メモリタイプ/デフォルトメモリタイプ/メモリバリア/メモリタイプとアクセス制限
  • 3.2 メモリ保護ユニット (MPU)
  • メモリ保護ユニット (MPU)/メモリリージョン/リージョン追加情報/アクセス許可/オーバーレイ領域/サブリージョン/フォールトステータスとアドレスレジスタ
4 ARM アーキテクチャ v7-M例外処理
  • 4.1 概要
  • マイクロコード化された割り込みのメカニズム/割り込みのオーバーヘッド/状態の回復中に新しい割り込みが到着した場合
  • 4.2 例外モデル
  • 例外のタイプ/プロセッサ モードの使い方/外部割込み/プリエンプション/例外ハンドリングの例/例外のモデル/例外の優先度/ベクタ テーブル/ベクタ テーブル オフセット レジスタ/リセットの動作/例外優先度の概要/例外の状態
  • 4.3 割り込み
  • 割り込み サービス ルーチン(ISR)の開始/割り込みでのスタック処理/割り込みの開始タイミング/EXC_RETURN/割り込みからのリターン タイミング/NMI 例外開始の例/NMI 例外からのリターン例/ネスティングの例/テイル チェイニングの例/テイル チェイニングのタイミング/後着の例/後着のタイミング/優先度のブースト/割り込みのディセーブル(優先度のブースト)/割り込みの禁止(PRIMASK)/優先度をブーストする命令/v7-M優先度のグループ分け/グループ優先度、サブ優先度の選択/割り込み制御とステータス ビット/割り込みイネーブル関連レジスタ/割り込み保留関連レジスタ/割り込みアクティブ関連レジスタ/割り込み優先度レジスタ
  • 4.4 C/C++やアセンブリでのベクタテーブルと割り込みハンドラの記述
  • Cで記述するベクタテーブル/アセンブリで記述するベクタ テーブル/割り込みハンドラの記述/割り込みの管理
  • 4.5 内部例外とRTOSサポート
  • 内部例外/SysTickタイマ/SVC/SVCハンドラ/PendSV/内部の割り込みレジスタ
  • 4.6 フォールト例外
  • v7-Mのフォールト例外/フォールト エスカレーション/フォールトの処理/ロックアップ状態/ロックアップ状態の動作/ロックアップからの復旧/正確な(同期) 例外/不正確な(非同期)例外
  • 4.7 追加情報
  • 割り込み合成のコアサイズへの影響/割り込みのトリガ方式/エッジ割り込み 1パルス/エッジ割り込み 複数のパルス/レベル割り込み/構成制御レジスタ(CCR)/Cortex-Mプロファイル機能比較

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